IBM เปิดตัวชิป 100 พันล้านทรานซิสเตอร์ sub‑1 nm ด้วยสถาปัตยกรรม NanoStack

IBM เปิดตัวชิปใหม่ที่บรรจุ 100 พันล้านทรานซิสเตอร์ บนพื้นที่ขนาดเท่ากลางนิ้วมือและทำงานภายใต้เทคโนโลยี sub‑1 nm ซึ่ง IBM อธิบายว่าเป็นการก้าวกระโดดของความหนาแน่นของทรานซิสเตอร์เหนือระดับ 2 nm ที่เป็นมาตรฐานของชิปเชิงพาณิชย์ในปัจจุบัน ความสำคัญของการพัฒนานี้อยู่ที่การต่ออายุ “กฎของมอร์” (Moore’s Law) โดยใช้สถาปัตยกรรม 3‑มิติที่เรียกว่า NanoStack เพื่อเพิ่มประสิทธิภาพและประหยัดพลังงานอย่างมีนัยสำคัญ

Overview

สถาปัตยกรรม NanoStack ของ IBM เปลี่ยนแนวคิดจากการบีบอัดทรานซิสเตอร์ในแนวนอนเป็นการซ้อนชั้นแนวตั้งด้วยเทคโนโลยีนาโนชีทหลายชั้น ซึ่งทำให้ความหนาแน่นของทรานซิสเตอร์เพิ่มขึ้นเกือบสองเท่าจากชิป 2 nm ที่เปิดตัวในปี 2021 การออกแบบนี้ทำให้สามารถสเกล 0.7 nm (7 ångström) ได้โดยไม่ต้องลดขนาดฟีเจอร์แนวนอนต่อเนื่อง

การสกัดชั้นทรานซิสเตอร์ n‑type และ p‑type ไปยังชั้นแยกกันทำให้วิศวกรสามารถปรับวัสดุแต่ละชนิดได้อย่างอิสระ ส่งผลให้ประสิทธิภาพของอุปกรณ์ต่อเนื่องดีขึ้นและลดข้อจำกัดด้านการทำงานของวัสดุที่เคยเป็นอุปสรรคในเทคโนโลยีระดับ 1 nm‑2 nm

Architecture & Specs

สถาปัตยกรรม NanoStack มีลักษณะสำคัญดังต่อไปนี้

• การจัดเรียงแนวตั้ง: ทรานซิสเตอร์ถูกซ้อนเป็นชั้นหลายชั้นบนชั้นซิลิกอนเดียวกัน ลดพื้นที่ใช้สอยบนแผ่นซิลิกอน
• ความหนาแน่น: ประมาณ 100 พันล้านทรานซิสเตอร์ บนพื้นที่ขนาดเท่ากลางนิ้วมือ ซึ่งเทียบเท่ากับการบรรจุเกือบสองเท่าของชิป 2 nm ของ IBM
• การสเกล SRAM: เพิ่มประมาณ **40 % เพื่อรองรับการทำงานของ AI ที่ต้องการหน่วยความจำบนชิปมากขึ้น
• ประสิทธิภาพพลังงาน: คาดว่าจะประหยัดพลังงานได้ **70 % มากกว่าชิปรุ่นก่อนหน้า

โครงสร้างแนวตั้งนี้ทำให้การจัดการสัญญาณไฟฟ้าและการควบคุมแรงดันทำได้อย่างมีประสิทธิภาพยิ่งขึ้น โดยอาศัยการแยกวัสดุ n‑type และ p‑type ในชั้นต่าง ๆ เพื่อเพิ่มความยืดหยุ่นในการออกแบบและลดการรบกวนระหว่างชั้น

Performance & Efficiency

การทดสอบในห้องปฏิบัติการของ IBM แสดงให้เห็นว่าชิป NanoStack สามารถให้ ประสิทธิภาพเพิ่มขึ้น 50 % เมื่อเทียบกับชิป 2 nm รุ่นเดิม นอกจากนี้ยังมี การประหยัดพลังงานเพิ่ม 70 % ซึ่งเป็นผลมาจากการลดระยะทางสัญญาณและการใช้วัสดุที่เหมาะสมกับแต่ละชั้น

การสเกล SRAM เพิ่ม **40 % ทำให้ชิปสามารถเก็บข้อมูลที่จำเป็นสำหรับการประมวลผลงาน AI ได้มากขึ้นโดยไม่ต้องพึ่งพาแรมภายนอก ซึ่งเป็นปัจจัยสำคัญในการเร่งความเร็วของโมเดลแมชชีนเลิร์นนิงที่ต้องการแบนด์วิดท์สูง

แม้ผลลัพธ์เหล่านี้จะมาจากการทดสอบภายในของ IBM แต่บริษัทได้ระบุว่าการผลิตเชิงพาณิชย์อาจต้องใช้เวลานานที่สุด 5 ปี เพื่อให้เทคโนโลยีนี้สามารถเข้าสู่ตลาดได้

Manufacturing Challenges

การซ้อนชั้นทรานซิสเตอร์ในแนวตั้งทำให้เกิดความท้าทายหลายประการ โดยเฉพาะเรื่อง การระบายความร้อน เนื่องจากความหนาแน่นของชั้นที่เพิ่มขึ้นทำให้ความร้อนสะสมได้ง่ายขึ้น การจัดการความร้อนจึงต้องพึ่งพาเทคโนโลยีระบายความร้อนใหม่หรือโครงสร้างวัสดุที่มีความนำความร้อนสูงกว่า

อีกปัญหาหนึ่งคือ **ความแม่นยำของการจัดชั้น (wafer alignment) ซึ่งต้องทำงานที่ระดับแองสตรอม (angstrom) เพื่อหลีกเลี่ยงการบิดเบือนของทรานซิสเตอร์ หากชั้นไม่ตรงกันอาจทำให้ทรานซิสเตอร์ไม่สลับสวิตช์ได้อย่างสมบูรณ์ ส่งผลให้ประสิทธิภาพที่คาดการณ์ไว้ลดลง

IBM ได้ร่วมมือกับผู้ผลิตอุปกรณ์ระดับโลกอย่าง ASML, Lam Research และ Tokyo Electron เพื่อพัฒนากระบวนการผลิตที่ตอบสนองต่อข้อจำกัดเหล่านี้ แม้ว่าการทำให้เทคโนโลยีระดับนี้เป็นจริงในเชิงพาณิชย์อาจต้องเผชิญกับอุปสรรคทางเทคนิคและต้นทุนสูง

Industry Impact

การเปิดตัว NanoStack แสดงให้เห็นว่าการต่อสู้เพื่อรักษา “กฎของมอร์” ยังคงดำเนินต่อไปโดยการเปลี่ยนแนวคิดจากการบีบอัดแนวนอนเป็นการเพิ่มความลึกของชิป แนวทางนี้อาจกระตุ้นให้ผู้ผลิตอื่น ๆ เช่น Intel และ Samsung ต้องเร่งพัฒนาเทคโนโลยี 3‑มิติของตนเพื่อไม่ให้ตกข้างหลัง

นอกจากนี้ การเพิ่มความหนาแน่นและประสิทธิภาพของชิปอาจเร่งการพัฒนาปัญญาประดิษฐ์ (AI) และการประมวลผลแบบ Edge เนื่องจากอุปกรณ์ที่มีหน่วยความจำและประสิทธิภาพสูงบนชิปเดียวจะทำให้ระบบสามารถทำงานได้เร็วและใช้พลังงานน้อยลงในสภาพแวดล้อมที่มีข้อจำกัดด้านพลังงาน

อย่างไรก็ตาม ประวัติศาสตร์ของ IBM แสดงให้เห็นว่าการนำเทคโนโลยีจากห้องทดลองสู่การผลิตเชิงพาณิชย์อาจใช้เวลานานกว่าที่คาดการณ์ไว้ ดังนั้นตลาดอาจต้องรอการพิสูจน์ความสามารถของ NanoStack ในการผลิตปริมาณมากและความเสถียรของผลิตภัณฑ์จริง

Future Outlook

IBM ประเมินว่าการผลิตชิป NanoStack อย่างเต็มรูปแบบอาจเริ่มได้ภายใน ห้าปี ขึ้นไป ทั้งนี้ขึ้นอยู่กับความสำเร็จของการแก้ไขปัญหาการระบายความร้อนและการจัดชั้นที่แม่นยำ การพัฒนาอุปกรณ์และกระบวนการจากพันธมิตรเช่น ASML จะเป็นปัจจัยสำคัญที่กำหนดความเร็วของการนำเทคโนโลยีเข้าสู่ตลาด

หาก IBM สามารถทำให้เทคโนโลยีนี้ใช้งานได้จริง จะเป็นการต่ออายุ “กฎของมอร์” อีกหนึ่งทศวรรษโดยการเพิ่มความหนาแน่นของทรานซิสเตอร์โดยไม่ต้องพึ่งพาการบีบอัดแนวนอนต่อเนื่อง ซึ่งอาจเปิดทางให้การออกแบบชิปที่มีประสิทธิภาพสูงขึ้นและรองรับงานที่ต้องการการประมวลผลมหาศาล เช่น AI, การจำลองทางฟิสิกส์ และคอมพิวเตอร์ควอนตัม

Summary

IBM เปิดตัวชิป NanoStack ที่บรรจุ 100 พันล้านทรานซิสเตอร์ ในโครงสร้าง sub‑1 nm ซึ่งอาจเพิ่มประสิทธิภาพ 50 % และประหยัดพลังงาน 70 % เทียบกับชิป 2 nm ปัจจุบัน อย่างไรก็ตาม ความท้าทายด้านการผลิตและการระบายความร้อนยังคงเป็นอุปสรรคสำคัญ การพัฒนาเทคโนโลยีนี้อาจต้องใช้เวลาหลายปีก่อนจะเข้าสู่ตลาดเชิงพาณิชย์.